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龙图腾网获悉河北工业大学申请的专利一种基于ARM和FPGA的通用标准卷积算子加速器获国家发明授权专利权，本发明授权专利权由国家知识产权局授予，授权公告号为：CN116663630B 。

龙图腾网通过国家知识产权局官网在2026-05-08发布的发明授权授权公告中获悉：该发明授权的专利申请号/专利号为：202310789376.4，技术领域涉及：G06N3/063；该发明授权一种基于ARM和FPGA的通用标准卷积算子加速器是由张潍;叶金霖设计研发完成，并于2023-06-29向国家知识产权局提交的专利申请。

本一种基于ARM和FPGA的通用标准卷积算子加速器在说明书摘要公布了：本发明涉及一种基于ARM和FPGA的通用标准卷积算子加速器，采用软硬件协同处理方式；在FPGA侧设计卷积算子加速器的并行计算和多层融合方式；通过ARM调用FPGA侧的卷积算子加速器搭建卷积神经网络，通过ARM向FPGA侧的卷积算子加速器传入配置参数以设置每层网络的结构，将网络模型参数存储到SD卡中；程序运行中ARM读取SD卡中的网络模型参数并写入DDR存储器中，ARM和FPGA读取DDR存储器中的模型参数进行运算；ARM将网络推理结果通过UART传输到PC端；所采用的处理器系统包括ARM处理器内核、DDR控制器、SDIO控制器、UART控制器。

本发明授权一种基于ARM和FPGA的通用标准卷积算子加速器在权利要求书中公布了：1.一种基于ARM和FPGA的通用标准卷积算子加速器，采用软硬件协同处理方式；在FPGA侧设计卷积算子加速器的并行计算和多层融合方式；通过ARM调用FPGA侧的卷积算子加速器搭建卷积神经网络，通过ARM向FPGA侧的卷积算子加速器传入配置参数以设置每层网络的结构，将网络模型参数存储到SD卡中；程序运行中ARM读取SD卡中的网络模型参数并写入DDR存储器中，ARM和FPGA读取DDR存储器中的模型参数进行运算；ARM将网络推理结果通过UART传输到PC端；所采用的处理器系统包括ARM处理器内核、DDR控制器、SDIO控制器、UART控制器，DDR控制器用于控制数据的存储器访问；SDIO控制器用于控制SD卡中数据的读写；UART控制器用于向PC端传输数据；ARM处理器内核作为核心控制器，控制DDR控制器、SDIO控制器、UART控制器以及卷积算子加速器； 所述卷积算子加速器由FPGA实现，包括卷积模块、激活模块、池化模块、乒乓缓冲模块、AXI总线模块和片上缓存模块；卷积模块用于提取输入特征图特征；激活模块用于提高网络的非线性建模能力；池化模块用于特征降维；AXI总线模块用于DDR、ARM和FPGA之间传递数据；片上缓存模块包括输入特征图缓存、输出特征图缓存、权重参数缓存、偏置参数缓存； 所述并行计算是将输入层和输出层的两个维度并行处理，按照并行度分解输入特征图、输出特征图、权重、偏置参数的矩阵，将处理分解后数据的运算操作视为一个处理单元PE，设计多个PE分别执行按照并行度划分后的数据运算操作并将PE并行流水线化，所述数据运算操作包括：卷积、激活和池化操作，分别通过卷积模块、激活模块和池化模块实现； 所述多层融合方式为：将卷积层、激活层和池化层融合在一起，当卷积层与池化层相邻时，卷积模块和激活模块计算完成后直接将数据传输到池化模块，当池化模块计算完成后再将数据传输到DDR存储器，当卷积层与池化层不相邻时，卷积模块和激活模块计算完成后直接将数据传输到DDR存储器； 所述软硬件协同处理是ARM和FPGA协同工作，FPGA侧设计卷积算子的多PE并行流水硬件架构和乒乓缓冲数据处理流程，并封装为AXI总线接口的IP核；ARM调用IP核搭建神经网络，ARM驱动SDIO控制器读取SD卡中的输入特征图、权重和偏置参数并驱动DDR控制器将其传输到DDR存储器中，ARM通过AXI总线驱动IP核读取DDR存储器中的输入特征数据，并将IP核运算的输出特征数据存入DDR存储器中； 采用改进后的i-LeNet的网络结构，去掉两个全连接层以减小网络大小；添加两个卷积层来提高特征提取能力；为了适应卷积算子加速器的并行性，将通道数设置为32，将卷积核大小设置为，将最大池化核大小设置为，将卷积步长设置为1，将最大池化步长设置为2，将填充设置为2，采用Relu作为激活函数。

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